सार:
हाल के वर्षों में हुआवेई द्वारा प्रस्तावित लॉजिक फोल्डिंग चिप आर्किटेक्चर ने एक बार फिर सेमीकंडक्टर उद्योग का ध्यान आकर्षित किया है। हुआवेई द्वारा पहले जारी किए गए डेटा से पता चलता है कि चिप के आंतरिक लॉजिक सर्किट को पुनर्गठित करके और ऊर्ध्वाधर त्रि-आयामी लेआउट का संचालन करके, सिग्नल ट्रांसमिशन पथ को काफी छोटा किया जा सकता है और क्लॉक नेटवर्क के लिए आवश्यक बफ़र्स की संख्या को काफी कम किया जा सकता है। हालाँकि, सेमीकंडक्टर उद्योग के विशेषज्ञ बताते हैं कि यद्यपि यह आर्किटेक्चर कुछ सिग्नल ट्रांसमिशन लागत को कम कर सकता है, लेकिन यह मूल रूप से 3 डी चिप्स की सबसे कठिन गर्मी लंपटता समस्या को हल नहीं कर सकता है, और यह इसके पैमाने के आगे विस्तार में एक बड़ी बाधा भी बन सकता है।
लॉजिक फोल्डिंग संयुक्त राज्य अमेरिका में उन्नत सेमीकंडक्टर प्रौद्योगिकी पर प्रतिबंध के संदर्भ में हुआवेई द्वारा प्रस्तावित एक चिप डिजाइन विधि है। मुख्य विचार केवल ट्रांजिस्टर को सिकोड़ने के लिए अधिक उन्नत फोटोलिथोग्राफी प्रक्रियाओं पर भरोसा करना नहीं है, बल्कि चिप के अंदर तर्क इकाइयों को पुनर्व्यवस्थित करके और सर्किट को स्थानांतरित करके चिप के अंदर संकेतों की प्रसार दूरी को कम करना है जो मूल रूप से मुख्य रूप से दो-आयामी विमान पर ऊर्ध्वाधर दिशा में वितरित किए गए थे।
यह विचार हुआवेई द्वारा प्रस्तावित "ताऊ स्केलिंग कानून" पर आधारित है। पारंपरिक मूर का नियम मुख्य रूप से ट्रांजिस्टर के आकार और ट्रांजिस्टर की संख्या पर केंद्रित है, जबकि हुआवेई द्वारा प्रस्तावित ताऊ स्केलिंग सिग्नल प्रसार समय और आंतरिक चिप इंटरकनेक्शन दूरी पर अधिक ध्यान देता है, जिससे डेटा ट्रांसमिशन पथ को छोटा करके प्रदर्शन और ऊर्जा दक्षता में सुधार की उम्मीद की जाती है।
हुआवेई द्वारा जारी किए गए परीक्षण डेटा में, लॉजिक फोल्डिंग कुछ महत्वपूर्ण लॉजिक पथों को काफी छोटा कर सकता है। उनमें से, क्लॉक नेटवर्क प्रमुख अनुकूलन लक्ष्यों में से एक है। चूंकि आधुनिक उच्च-प्रदर्शन प्रोसेसर में बड़ी संख्या में तर्क इकाइयाँ होती हैं, इसलिए घड़ी के संकेतों को जटिल घड़ी के पेड़ों के माध्यम से चिप के विभिन्न क्षेत्रों में प्रसारित किया जाना चाहिए, और सिग्नल की गुणवत्ता सुनिश्चित करने के लिए, बड़ी संख्या में घड़ी बफ़र्स को तैनात करने की आवश्यकता होती है।
हुआवेई डेटा से पता चलता है कि लॉजिक फोल्डिंग के माध्यम से संबंधित सर्किट को पुनर्गठित करने के बाद, प्रोसेसिंग मॉड्यूल में क्लॉक बफ़र्स की संख्या लगभग 43,600 से घटाकर 19,000 की जा सकती है, जो 50% से अधिक की कमी है।
साथ ही, संबंधित क्लॉक वायरिंग की लंबाई भी काफी कम की जा सकती है। हुआवेई द्वारा जारी आंकड़ों के अनुसार, कुछ डिज़ाइनों में महत्वपूर्ण पथ को 70% तक छोटा किया जा सकता है, और समग्र सिग्नल पथ को औसतन लगभग 20% तक छोटा किया जा सकता है।
इसके पीछे का सिद्धांत जटिल नहीं है। चिप के अंदर सिग्नल लाइनें जितनी लंबी होंगी, परजीवी प्रतिरोध और धारिता उतनी ही अधिक होगी, और इन लाइनों को चलाने के लिए उतनी ही अधिक ऊर्जा की आवश्यकता होगी। सिग्नल प्रसार दूरी को छोटा करके, इंटरकनेक्ट द्वारा बनाई गई कैपेसिटिव लोडिंग को कम किया जा सकता है, जिससे गतिशील बिजली की खपत कम हो जाती है।
क्लॉक नेटवर्क इस अनुकूलन के लिए विशेष रूप से उपयुक्त हैं क्योंकि क्लॉक सिग्नल को पूरे चिप में लगातार प्रसारित करने की आवश्यकता होती है। भले ही प्रोसेसर बहुत अधिक वास्तविक गणना नहीं कर रहा हो, फिर भी क्लॉक ट्री काफी बिजली की खपत कर सकता है। इसलिए, यदि क्लॉक बफ़र्स की संख्या और संबंधित तारों की लंबाई को कम किया जा सकता है, तो ट्रांजिस्टर निर्माण प्रक्रिया को बदले बिना कुछ निश्चित शक्ति लाभ प्राप्त करना संभव है।
यह भी एक महत्वपूर्ण कारण है कि हुआवेई का मानना है कि लॉजिक फोल्डिंग पारंपरिक चिप्स की स्केलिंग बाधा को तोड़ सकता है। पूरी तरह से उन्नत फोटोलिथोग्राफी तकनीक पर निर्भर रहने की तुलना में, चिप की आंतरिक संरचना को फिर से डिजाइन करने से सैद्धांतिक रूप से मौजूदा विनिर्माण प्रक्रिया के आधार पर प्रदर्शन और ऊर्जा दक्षता में सुधार जारी रह सकता है।
लेकिन समस्या यह है कि चिप में केवल द्वि-आयामी क्षेत्र नहीं होता है। जब बड़ी संख्या में हाई-पावर लॉजिक सर्किट को लंबवत रूप से स्टैक किया जाता है, तो चिप की प्रति यूनिट वॉल्यूम में पावर घनत्व तेजी से बढ़ जाएगा। पारंपरिक द्वि-आयामी चिप्स का मुख्य गर्मी अपव्यय पथ सिलिकॉन चिप की सतह से हीट सिंक तक गर्मी का संचालन करना है। त्रि-आयामी चिप्स में, आंतरिक तर्क परत बाहरी गर्मी अपव्यय संरचना से अधिक दूर होती है, और उत्पन्न गर्मी को नष्ट करना अधिक कठिन होता है। यह लॉजिक फोल्डिंग के बारे में सेमीकंडक्टर विशेषज्ञों की सबसे बड़ी चिंताओं में से एक है।
यदि दो या दो से अधिक उच्च-शक्ति तर्क परतों को एक साथ रखा जाता है, तो प्रति यूनिट वॉल्यूम उत्पन्न गर्मी अभी भी काफी बढ़ सकती है, भले ही संपूर्ण चिप की कुल बिजली खपत कम हो जाए। विशेष रूप से, यदि उच्च-शक्ति खपत करने वाले मॉड्यूल जैसे सीपीयू कोर, जीपीयू कंप्यूटिंग इकाइयां और एनपीयू को ओवरलैपिंग स्थिति में रखा जाता है, तो वे बहुत स्पष्ट स्थानीय हॉट स्पॉट बनाएंगे।
एक बार जब हॉट स्पॉट तापमान बहुत अधिक हो जाता है, तो चिप को ऑपरेटिंग वोल्टेज को कम करना होगा, आवृत्ति को कम करना होगा या सक्रिय रूप से प्रदर्शन को सीमित करना होगा, अन्यथा यह ट्रांजिस्टर जीवन और चिप विश्वसनीयता को प्रभावित कर सकता है। इसलिए, सैद्धांतिक प्रदर्शन लाभ अंततः थर्मल सीमाओं से ऑफसेट हो सकता है।
हुआवेई ने स्वयं स्वीकार किया है कि लॉजिक फोल्डिंग के आगे के विकास के लिए गर्मी अपव्यय मुख्य चुनौतियों में से एक है। जैसे-जैसे स्टैक्ड परतों की संख्या बढ़ती है, पारंपरिक निष्क्रिय शीतलन विधि जो चिप सतह पर गर्मी का संचालन करने के लिए धातु सामग्री पर निर्भर करती है, मांग को पूरा करना कठिन हो जाएगा।
हुआवेई वर्तमान में चिप की ऊपरी और निचली सतहों पर अधिक प्रभावी ताप संचालन पथ स्थापित करने की उम्मीद में हीरे की गर्मी अपव्यय परतों और सूक्ष्म तरल शीतलन चैनलों सहित समाधान तलाश रही है। प्रासंगिक अनुसंधान योजनाएं चिप के अंदर या पैकेजिंग संरचना में माइक्रोन-स्केल तरल शीतलन चैनलों को जोड़ने पर भी विचार करती हैं ताकि अंदर उत्पन्न गर्मी को सीधे दूर किया जा सके।
लेकिन इससे नई विनिर्माण जटिलताएँ सामने आती हैं। त्रि-आयामी स्टैकिंग का अर्थ केवल दो चिप्स को एक के ऊपर एक चिपकाना नहीं है। विभिन्न परतों के बीच उच्च गति संचार प्राप्त करने के लिए बहुत उच्च घनत्व वाली ऊर्ध्वाधर इंटरकनेक्ट संरचनाओं की आवश्यकता होती है, जबकि विनिर्माण के दौरान वेफर बॉन्डिंग, थर्मल तनाव, उपज और तापमान सीमाओं जैसे मुद्दों को भी संबोधित किया जाता है।
हुआवेई की नई पीढ़ी के चिप्स के हालिया विघटन ने पुष्टि की है कि लॉजिक फोल्डिंग वास्तव में कॉपर-टू-कॉपर हाइब्रिड बॉन्डिंग द्वारा जुड़ी दो लंबवत स्टैक्ड चिप परतों का उपयोग करता है। संबंधित संरचना में बड़ी संख्या में ऊर्ध्वाधर इंटरकनेक्शन चैनल हैं, और दो चिप परतें संयुक्त रूप से सीपीयू, जीपीयू, एनपीयू और अन्य कार्यात्मक मॉड्यूल को सहन करती हैं।
यह संरचना सिग्नल पथ को काफी छोटा कर सकती है, जो कुछ इंटरकनेक्शन बिजली की खपत को कम करने के लिए लॉजिक फोल्डिंग का आधार भी है। लेकिन "सिग्नल पथ छोटा है" और "चिप गर्मी को अधिक आसानी से नष्ट कर देता है" दो पूरी तरह से अलग मुद्दे हैं।
वास्तव में, यह वह विरोधाभास हो सकता है जिसका पारंपरिक उन्नत प्रक्रियाओं के साथ प्रतिस्पर्धा करते समय लॉजिक फोल्डिंग को सबसे अधिक सामना करना पड़ता है। ट्रांजिस्टर को सिकोड़ने के लिए अधिक उन्नत फोटोलिथोग्राफी प्रक्रियाओं का उपयोग करके कुछ कैपेसिटेंस और ऑपरेटिंग वोल्टेज को कम करते हुए ट्रांजिस्टर घनत्व को बढ़ाया जा सकता है, जबकि लॉजिक फोल्डिंग स्थानिक पुनर्व्यवस्था के माध्यम से घनत्व में अधिक सुधार करता है। यद्यपि उत्तरार्द्ध फोटोलिथोग्राफी प्रक्रिया की कुछ सीमाओं को दरकिनार कर सकता है, यह अधिक से अधिक हीटिंग इकाइयों को सीमित त्रि-आयामी स्थान में भी केंद्रित करेगा।
यही कारण है कि कुछ उद्योग विशेषज्ञों का मानना है कि लॉजिक फोल्डिंग वर्तमान में उन्नत फोटोलिथोग्राफी प्रक्रियाओं के पूर्ण प्रतिस्थापन के बजाय "प्रतिपूरक प्रौद्योगिकी मार्ग" की तरह है।
हुआवेई द्वारा वर्तमान में जारी किए गए डेटा से पता चलता है कि नया आर्किटेक्चर ट्रांजिस्टर घनत्व और ऑपरेटिंग आवृत्ति को बढ़ाते हुए कुछ मॉड्यूल की बिजली खपत को कम कर सकता है। हालाँकि, क्या इन फायदों को उच्च प्रदर्शन, बड़े पैमाने और अधिक स्टैकिंग परतों के साथ बनाए रखा जा सकता है, इसे सत्यापित करने के लिए अभी भी अधिक वास्तविक उत्पादों और स्वतंत्र परीक्षण की आवश्यकता है।
यह विशेष रूप से ध्यान देने योग्य है कि ऐप्पल और क्वालकॉम जैसी कंपनियां वर्तमान में लॉजिक फोल्डिंग के समान डिज़ाइन मार्ग नहीं अपनाती हैं। ऐप्पल, इंटेल, क्वालकॉम और अन्य उन्नत चिप निर्माता भी सक्रिय रूप से 3डी पैकेजिंग और चिप स्टैकिंग पर शोध कर रहे हैं, लेकिन वे आमतौर पर स्वतंत्र चिप्स पर अलग-अलग कार्यात्मक मॉड्यूल लगाने के लिए डाई, 3डी कैश और हाइब्रिड बॉन्डिंग का उपयोग करते हैं, और फिर उन्हें उन्नत पैकेजिंग तकनीक के माध्यम से संयोजित करते हैं।
इस दृष्टिकोण का एक महत्वपूर्ण लाभ यह है कि यह विभिन्न चिप परतों पर बिजली की खपत और गर्मी अपव्यय को अधिक लचीले ढंग से व्यवस्थित कर सकता है। उदाहरण के लिए, उच्च-शक्ति कंप्यूटिंग तर्क को ऐसे स्थान पर रखा जा सकता है जो गर्मी को खत्म करना आसान है, जबकि कैश और I/O जैसे कम-शक्ति मॉड्यूल को अन्य परतों में रखा जा सकता है।
हुआवेई लॉजिक फोल्डिंग ने चिप के लॉजिक लेआउट को और भी बदल दिया है, पारंपरिक द्वि-आयामी लॉजिक सर्किट को ऊर्ध्वाधर दिशा में और विस्तारित किया है। इसलिए, यह कम आंतरिक इंटरकनेक्शन दूरी प्राप्त कर सकता है, लेकिन यह अधिक थर्मल प्रबंधन दबाव भी सहन करता है।
हालाँकि, इसका मतलब यह नहीं है कि Apple और क्वालकॉम को लॉजिक फोल्डिंग में कोई दिलचस्पी नहीं है। इसके विपरीत, चूंकि 3डी एकीकरण सेमीकंडक्टर उद्योग की भविष्य की एक महत्वपूर्ण दिशा बन गया है, लॉजिक फोल्डिंग में शामिल लॉजिक वर्टिकल डिज़ाइन, अल्ट्रा-हाई-डेंसिटी इंटरकनेक्शन और सिग्नल पथ छोटा करने वाली अवधारणाओं का अपने आप में कुछ तकनीकी मूल्य है।
असली सवाल अर्थशास्त्र और वास्तविक लाभ का है। ऐप्पल और क्वालकॉम के लिए, जो टीएसएमसी की सबसे उन्नत प्रक्रियाओं का उपयोग करने में सक्षम हैं, यदि उन्नत लिथोग्राफी के माध्यम से उच्च ट्रांजिस्टर प्रदर्शन और ऊर्जा दक्षता प्राप्त की जा सकती है, तो लॉजिक फोल्डिंग को प्राप्त करने के लिए अतिरिक्त डिजाइन जटिलता, विनिर्माण लागत और गर्मी अपव्यय समस्याएं पर्याप्त आकर्षक नहीं हो सकती हैं।
हुआवेई के लिए, जो उन्नत लिथोग्राफी उपकरणों द्वारा सीमित है, स्थिति पूरी तरह से अलग है। वास्तुशिल्प नवाचार के माध्यम से मौजूदा विनिर्माण प्रक्रियाओं की वास्तविक उपयोग दक्षता में सुधार करने से सबसे उन्नत ईयूवी उपकरणों तक मुफ्त पहुंच के बिना चिप प्रदर्शन में सुधार जारी रह सकता है। इसलिए, लॉजिक फोल्डिंग का बहुत स्पष्ट रणनीतिक मूल्य है।
वर्तमान में, हुआवेई ने लॉजिक फोल्डिंग को कागजों और प्रौद्योगिकी प्रदर्शनों से लेकर वाणिज्यिक चिप चरण तक उन्नत किया है, और किरिन प्रोसेसर की नई पीढ़ी ने संबंधित प्रौद्योगिकियों को अपनाया है। इसका मतलब यह है कि अगले कुछ वर्ष इस वास्तुकला के वास्तविक मूल्य का परीक्षण करने के लिए एक महत्वपूर्ण अवधि होगी।
यदि हुआवेई गर्मी लंपटता, विनिर्माण उपज और ईडीए उपकरण जैसी समस्याओं को हल कर सकती है, और विश्वसनीयता और लागत को नियंत्रित रखते हुए लॉजिक फोल्डिंग को अधिक स्टैकिंग परतों तक विस्तारित कर सकती है, तो यह तकनीक वास्तव में पारंपरिक मूर के कानून से परे एक महत्वपूर्ण चिप स्केलिंग मार्ग बन सकती है।
लेकिन यदि स्टैक्ड परतों की संख्या बढ़ने के साथ हीट घनत्व तेजी से बढ़ता है, अंततः चिप को आवृत्ति और बिजली की खपत को कम करने के लिए मजबूर किया जाता है, तो त्रि-आयामी ट्रांजिस्टर के घनत्व को बढ़ाकर लॉजिक फोल्डिंग द्वारा प्राप्त सैद्धांतिक लाभ आंशिक रूप से या यहां तक कि गर्मी अपव्यय मुद्दों से काफी हद तक ऑफसेट हो सकते हैं।
इसलिए, वर्तमान में लॉजिक फोल्डिंग का सबसे सटीक मूल्यांकन यह नहीं है कि यह उन्नत प्रक्रियाओं से गुजरा है, न ही इसका कोई व्यावहारिक मूल्य नहीं है, बल्कि यह है कि यह एक बहुत ही सार्थक वास्तुशिल्प अन्वेषण का प्रतिनिधित्व करता है। हुआवेई ने साबित कर दिया है कि चिप के आंतरिक स्थानिक लेआउट को फिर से डिज़ाइन करके, यह सिग्नल पथ को काफी छोटा कर सकता है और कुछ इंटरकनेक्शन ओवरहेड को कम कर सकता है; वास्तव में इस तकनीक की ऊपरी सीमा यह निर्धारित करेगी कि त्रि-आयामी स्टैकिंग के कारण होने वाली गर्मी अपव्यय और विनिर्माण समस्याओं को हल करते हुए इन सैद्धांतिक लाभों को टिकाऊ प्रदर्शन सुधारों में कैसे बदला जाए।
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