सार:
रिपोर्टों के अनुसार,
अमेरिकी निवेश अनुसंधान संस्थान बर्नस्टीन की नवीनतम रिपोर्ट में बताया गया है कि हुआवेई की किरिन 9050 प्रो चिप ने मोबाइल चिप्स और ऐप्पल के बीच प्रौद्योगिकी अंतर को लगभग तीन साल तक कम कर दिया है, जबकि पिछली पीढ़ी में यह लगभग चार साल था।
चिप का निर्माण SMIC की N+2 या N+3 प्रक्रिया के आधार पर किया जाता है, जिसका प्रक्रिया स्तर 7nm के बराबर होता है।यह ईयूवी लिथोग्राफी मशीन का उपयोग नहीं करता है, लेकिन डीयूवी मल्टीपल एक्सपोज़र और लॉजिक फोल्डिंग तकनीक के माध्यम से प्रदर्शन में सुधार करता है।
बर्नस्टीन रिपोर्ट से पता चलता है कि
किरिन 9050 प्रो ने गीकबेंच 6 मल्टी-कोर टेस्ट में 2023 में जारी एप्पल के 3nm चिप A17 प्रो को पीछे छोड़ दिया।
इसका मल्टी-कोर प्रदर्शन पिछली पीढ़ी के किरिन 9030 प्रो से लगभग 20% अधिक है।वास्तुकला नवाचार इस सफलता का मूल है। किरिन 9050 प्रो तर्क इकाइयों को लंबवत रूप से ढेर करने और सिग्नल ट्रांसमिशन दूरी को कम करने के लिए घने इंटरकनेक्शन प्राप्त करने के लिए हुआवेई के ताओ के कानून ढांचे के तहत लॉजिक फोल्डिंग तकनीक का उपयोग करता है।
यह तकनीक ट्रांजिस्टर घनत्व को लगभग 155 मिलियन से बढ़ाकर लगभग 238 मिलियन प्रति वर्ग मिलीमीटर कर देती है, जो 50% से अधिक की वृद्धि है।
यह घनत्व स्तर TSMC की मूल 3nm प्रक्रिया के करीब है।
हालांकि प्रदर्शन में सुधार हुआ है, बिजली की खपत पर नियंत्रण भी उतना ही उत्कृष्ट है। प्रदर्शन संरेखण शर्तों के तहत, एनपीयू बिजली की खपत में 66% की गिरावट आई, जीपीयू बिजली की खपत में 58% की गिरावट आई, और सीपीयू प्रदर्शन कोर बिजली की खपत में 41% की गिरावट आई।
ग्राफ़िक्स और AI प्रदर्शन में उल्लेखनीय सुधार हुआ है। किरिन 9030 प्रो की तुलना में, GPU प्रदर्शन में 39% सुधार हुआ है, और NPU थ्रूपुट लगभग 150% बढ़ गया है। गर्मी नियंत्रण के मामले में भी चिप अपने पूर्ववर्ती से बेहतर है।
बर्नस्टीन ने इस प्रगति को "कम करके आंका गया सफलता" कहा और माना कि प्रक्रिया में कमी के बजाय वास्तुशिल्प सुधार हुआवेई के लिए अंतर को पाटने की प्रमुख प्रेरक शक्ति थी।
रिपोर्ट में यह भी बताया गया है कि उपज और गर्मी अपव्यय अभी भी इंजीनियरिंग चुनौतियां हैं जिन्हें 3डी स्टैकिंग तकनीक के बड़े पैमाने पर उत्पादन में लगातार हल करने की आवश्यकता है।
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